중국 반도체 업계, 회로 접기 설계로 1.4nm급 집적도 겨냥, HBM 추격 압박

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Dan Blystone

27.05.2026

중국 반도체 업계, 회로 접기 설계로 1.4nm급 집적도 겨냥, HBM 추격 압박 — 중국, 혁신 설계로 도전

U.S.의 반도체 수출 규제로 미세공정 장비 확보에 제약을 받는 중국이 선폭 축소 대신 회로를 접는 설계 혁신으로 고집적 반도체 구현을 추진하고 있다. 이 접근은 파운드리 경쟁의 축을 제조 미세화에서 설계와 패키징으로 옮길 가능성이 있어 한국 메모리 업계에도 부담 요인으로 거론된다.

하이라이트

Huawei가 ISCAS 2026에서 발표한 '로직 폴딩' 설계를 7나노 Kirin 칩에 적용, 트랜지스터 밀도를 제곱밀리미터당 2억3천800만개로 54% 향상.
로직 폴딩 기술은 7나노 공정 기반 웨이퍼 2장을 분자 결합하는 W2W 하이브리드 본딩 방식으로, 신호 지연 최소화 및 성능 극대화를 달성.
중국 YMTC와 CXMT에 로직 폴딩 결합 시 HBM 자립 가속 가능성이 제기되어, 한국 메모리 업계의 첨단 패키징 경쟁력에 압박 작용.

Huawei 설계 전략과 7나노 적용

SeDaily 보도에 따르면 Huawei는 최근 IEEE가 주최한 ISCAS 2026 기조연설에서 미세공정 한계를 돌파하기 위한 'tau(τ) 스케일링 법칙'과 이를 적용한 '로직 폴딩'을 공식 공개했다. 이 개념은 트랜지스터의 물리적 크기를 더 줄이는 대신 신호 전달 시간을 뜻하는 tau를 단축하는 데 초점을 맞추며, 회로를 다층 구조로 접는 새로운 설계 방식을 결합한다.

Huawei는 이 기술을 3분기 출시 예정인 새 모바일 AP 'Kirin'에 처음 적용했다고 밝혔다. 이 칩은 중국 파운드리 SMIC의 7나노 공정으로 생산되며, 트랜지스터 밀도는 제곱밀리미터당 2억3천800만개로 기존 Kirin의 1억5천500만개보다 54% 높다. 업계는 TSMC의 3나노 공정 집적도인 2억2천만개를 웃도는 수준이라는 점에서, 로직 폴딩이 TSMC가 2028년 양산을 목표로 하는 1.4나노 공정 수준에 사실상 근접한 것으로 평가하고 있다.

한국 업계가 보는 HBM 파급력

국내 학계는 로직 폴딩을 회로 단계의 근본적 변화로 해석하고 있다. 한 전기전자공학 교수는 평면 구조에서 길어지는 배선 경로를 소자 제조 단계부터 3차원으로 접어 신호 도달 시간을 최소화하는 고도화된 PDTCO 기술이라고 설명했다. 물리적 선폭 축소 없이도 저항과 기생 커패시턴스를 제어해 칩 전체 성능을 끌어올렸다는 점에서 기술적 의미가 크다는 평가다.

반면 일부에서는 이를 첨단 패키징 기술의 연장선으로 본다. 성균관대 화학공학과 권석준 교수는 로직 폴딩을 웨이퍼 표면을 분자 결합 수준에서 접합하는 W2W 하이브리드 본딩 기술로 규정했다. 두 장의 웨이퍼 표면에 7나노 공정으로 회로를 구현한 뒤 상하 웨이퍼를 연결하는 구조라는 설명이다.

전문가들이 공통으로 주목하는 지점은 이 기술의 종착점이 파운드리를 넘어 HBM일 수 있다는 점이다. 권 교수는 중국 NAND 업체 YMTC의 Xtacking과 중국 DRAM 업체 CXMT의 공정에 로직 폴딩이 결합되면, 중국이 자국 장비 생태계를 기반으로 HBM 자립을 시도하는 속도가 빨라질 수 있다고 분석했다. 이는 첨단 패키징 경쟁력이 핵심인 한국 메모리 산업에 직접적인 압박으로 작용할 수 있다.

우리의 이전 기사에서는 AI 메모리 수요 기대가 커지면서 삼성전자와 SK하이닉스 등 국내 반도체 대형주가 동반 급등한 흐름을 짚었습니다. 당시 미래에셋증권은 DRAM·NAND 업황 개선, 데이터센터 투자 확대, HBM 수요 증가 등을 근거로 두 기업의 목표주가를 동시에 상향하며 중장기 실적 개선 가능성을 제시했습니다.

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